VERILOG IF BEGIN 语句的执行顺序always@ (posedge clk_i) beginif (rst_i) beginwait_200us_cntr

来源:学生作业帮助网 编辑:六六作业网 时间:2024/12/25 16:08:59
VERILOGIFBEGIN语句的执行顺序always@(posedgeclk_i)beginif(rst_i)beginwait_200us_cntrVERILOGIFBEGIN语句的执行顺序alw

VERILOG IF BEGIN 语句的执行顺序always@ (posedge clk_i) beginif (rst_i) beginwait_200us_cntr
VERILOG IF BEGIN 语句的执行顺序
always@ (posedge clk_i) begin
if (rst_i) begin
wait_200us_cntr

VERILOG IF BEGIN 语句的执行顺序always@ (posedge clk_i) beginif (rst_i) beginwait_200us_cntr
Verilog语法是这样说的,“always”块中的语句称为“顺序语句”,这个程序就是一个“always”块,所以必定是顺序执行的,值得注意的是,但你的程序有多个并行块(包括initial块、always块,连续赋值语句assign,实例引用)时,各个块是同时执行的.
这个程序这样写就看得出层次关系了:
always@ (posedge clk_i)
begin
if (rst_i)
begin
wait_200us_cntr