verilog里面,变量wire[7,0]a；跟wire[8,1]a；第二个数字是什么意思?是一样的吗?为什么有这样的表示?

verilog里面,变量wire[7,0]a；跟wire[8,1]a；第二个数字是什么意思?是一样的吗?为什么有这样的表示?
verilog里面,变量wire[7,0]a；跟wire[8,1]a；第二个数字是什么意思?是一样的吗?为什么有这样的表示?

verilog里面,变量wire[7,0]a；跟wire[8,1]a；第二个数字是什么意思?是一样的吗?为什么有这样的表示?
首先要指出的是wire[7,0]a和wire[8,1]a这样的表达在verilog中是错误的,应该写成wire[7:0]a和wire[8:1]a
wire[7:0]a表示定义了一个wire型数据,该数据由8位的二进制数组成,该数据的
第1位表示为wire[7]
第2位表示为wire[6]
..
..
..
第8位表示为wire[0]
这样,你在程序中就不能出现像wire[8]这样的表达
同理
wire[8:1]a表示定义了一个wire型数据,该数据由8位的二进制数组成,该数据的
第1位表示为wire[8]
第2位表示为wire[7]
..
..
..
第8位表示为wire[1]
这样,你在程序中就不能出现像wire[0]这样的表达
——Medied.Lee