verilog always语句中怎么实现 延时一定时间100ns左右 时钟假设50MHZ 我想实现的是 if（!reveive）send=0（send延时100ns）; //就是想在这部分里实现100ns延时,使send延迟100ns的低电平之后再变高.这里该怎

verilog always语句中怎么实现 延时一定时间100ns左右 时钟假设50MHZ 我想实现的是 if（!reveive）send=0（send延时100ns）; //就是想在这部分里实现100ns延时,使send延迟100ns的低电平之后再变高.这里该怎
verilog always语句中怎么实现 延时一定时间100ns左右
时钟假设50MHZ 我想实现的是 if（!reveive）
send=0（send延时100ns）; //就是想在这部分里实现100ns延时,使send延迟100ns的低电平之后再变高.这里该怎么写呢?
else send=1;

verilog always语句中怎么实现 延时一定时间100ns左右 时钟假设50MHZ 我想实现的是 if（!reveive）send=0（send延时100ns）; //就是想在这部分里实现100ns延时,使send延迟100ns的低电平之后再变高.这里该怎
50MHZ时钟20ns周期.延时100ns就是五个周期.
reg[2:0] cnt;
always@(posedge clk or nengedge reset)
if(!reset)
cnt