verilog case语句的一点问题在verilog里面,case语句的控制表达式可以是一个逻辑式子吗?eg Case(s1s2+s2s3+s1s3) 3d'000：out=a1; 3d'001：out=a2;………………

verilog case语句的一点问题在verilog里面,case语句的控制表达式可以是一个逻辑式子吗?eg Case(s1s2+s2s3+s1s3) 3d'000：out=a1; 3d'001：out=a2;………………
verilog case语句的一点问题
在verilog里面,case语句的控制表达式可以是一个逻辑式子吗?
eg
Case(s1s2+s2s3+s1s3)
3d'000：out=a1;
3d'001：out=a2;
………………

verilog case语句的一点问题在verilog里面,case语句的控制表达式可以是一个逻辑式子吗?eg Case(s1s2+s2s3+s1s3) 3d'000：out=a1; 3d'001：out=a2;………………
可以,最好是用一个wire（或者reg) A 等于表达式,然后在case(A); 还有上式中s1s2是什么关系?乘的话最好做成乘法器,然后结果再来相加