verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思一般我们定义两位信号比如input[1:0],可是有时候我看到input[0:1],有什么不同吗?

来源:学生作业帮助网 编辑:六六作业网 时间:2024/11/30 00:05:56
verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思一般我们定义两位信号比如input[1:0],可是有时候我看到input[0:1],有什么不同吗?verilog中定义信号位宽有时候M

verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思一般我们定义两位信号比如input[1:0],可是有时候我看到input[0:1],有什么不同吗?
verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思
一般我们定义两位信号比如input[1:0],可是有时候我看到input[0:1],有什么不同吗?

verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思一般我们定义两位信号比如input[1:0],可是有时候我看到input[0:1],有什么不同吗?
功能上完全没区别
严格地说 两种写法都是[MSB:LSB]
MSB的定义是最靠左的bit 而不是数字最大的bit LSB相反
对于编译器来说 那个数字没有意义 只是人阅读和编程都方便 因此负数也是允许的 比如a[-1:1]