verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
来源：学生作业帮助网 编辑：六六作业网 时间：2024/12/19 03:13:29
verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
verilog为什么会出现这些警告,
//
module pll2(
clk,
rst_b,
sysclk
);
input clk;
input rst_b;
output sysclk;
reg sysclk;
reg [2:0] time_cnt;
reg [2:0] time_cnt_n;
reg inputs_reg1;
reg inputs_reg2;
always @ (posedge clk) //对输入信号寄存两拍
begin
inputs_reg1
verilog为什么会出现这些警告,//module pll2(clk,rst_b,sysclk);input clk;input rst_b;output sysclk;reg sysclk;reg [2:0] time_cnt;reg [2:0] time_cnt_n;reg inputs_reg1;reg inputs_reg2;always @ (posedge clk) //对输入信号寄存两拍begininpu
警告不是有编号嘛,网上查一下,quartus用的人多,大部分都有分析的.
第一段sysclk接地了（在代码中恒为0）,自己看一下代码.
第二段的警告是clk和rst_b没有驱动,应该是管脚没有定义.
第三段同样是管脚（sysclk）管脚没定义,共有3个管脚没定义.
第四段是提醒没有使用的管脚置为零（接地）.
你这段代码的问题应该在
always @ (posedge clk) //对输入信号寄存两拍
begin
inputs_reg1