求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 ); input a2,a1module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 );input a2,a1,a0,b2,b1,b0;output p5,p4,p3,p2,p1,p0;regreg[5:0]result;reg[2:0]a,b;integer
来源：学生作业帮助网 编辑：六六作业网 时间：2024/12/18 21:21:08
求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 ); input a2,a1module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 );input a2,a1,a0,b2,b1,b0;output p5,p4,p3,p2,p1,p0;regreg[5:0]result;reg[2:0]a,b;integer
求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 ); input a2,a1
module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 );
input a2,a1,a0,b2,b1,b0;
output p5,p4,p3,p2,p1,p0;
reg
reg[5:0]result;
reg[2:0]a,b;
integer bindex;
always@(a2 or a1 or a0 or b2 or b1 or b0)
begin
a={a2,a1,a0};
b={b2,b1,b0};
result=0;
for(bindex=0;bindex<3;bindex=bindex+1)
if(b[bindex])
result=result+(a<<bindex);
{p5,p4,p3,p2,p1,p0}=result;
end
endmodule
仿真向量段?
求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 ); input a2,a1module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,p2,p1,p0 );input a2,a1,a0,b2,b1,b0;output p5,p4,p3,p2,p1,p0;regreg[5:0]result;reg[2:0]a,b;integer
首先你的输出没有定义reg这样仿真肯定不过,其次你用for语句不可综合,应该改成
if（bindex==4）
bindex=0;
else
begin
bindex