EDA设计数字时钟设计一个含有时/分/秒的时钟设计要求：1.具有'秒','分','时'时钟显示功能,在6个LED上显示小时按24小时制计时.2.具有校准功能下面程序是没有控制系统在,而且有错误在,library ie
来源：学生作业帮助网 编辑：六六作业网 时间：2025/02/03 14:27:28
EDA设计数字时钟设计一个含有时/分/秒的时钟设计要求：1.具有'秒','分','时'时钟显示功能,在6个LED上显示小时按24小时制计时.2.具有校准功能下面程序是没有控制系统在,而且有错误在,library ie
EDA设计数字时钟
设计一个含有时/分/秒的时钟
设计要求：1.具有'秒','分','时'时钟显示功能,在6个LED上显示
小时按24小时制计时.
2.具有校准功能
下面程序是没有控制系统在,而且有错误在,
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity lb is
port (clk :in std_logic;
y0 :out std_logic_vector (7 downto 0);
ds :out std_logic_vector (4 downto 0));
end ;
architecture fly of lb is
signal d :integer range 0 to 5 ;
begin
process (clk)
variable a :integer range 0 to 4000;
begin
if clk'event and clk ='1' then
if a
EDA设计数字时钟设计一个含有时/分/秒的时钟设计要求：1.具有'秒','分','时'时钟显示功能,在6个LED上显示小时按24小时制计时.2.具有校准功能下面程序是没有控制系统在,而且有错误在,library ie
2.微秒模块
采用VHDL语言输入方式,以时钟clk,清零信号clr以及暂停信号STOP为进程敏感变量,程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity MINSECONDb is
port(clk,clrm,stop:in std_logic;----时钟/清零信号
secm1,secm0:out std_logic_vector(3 downto 0);----秒高位/低位
co:out std_logic);-------输出/进位信号
end MINSECONDb;
architecture SEC of MINSECONDb is
signal clk1,DOUT2:std_logic;
begin
process(clk,clrm)
variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数
VARIABLE COUNT2 :INTEGER RANGE 0 TO 10 ;
begin
IF CLK'EVENT AND CLK='1'THEN
IF COUNT2>=0 AND COUNT2