求4*4阵列补码乘法器的原理及算法

求4*4阵列补码乘法器的原理及算法
求4*4阵列补码乘法器的原理及算法

求4*4阵列补码乘法器的原理及算法
1．A．浮点 B.指数 C.对阶
2．A.并行 B.空间并行 C.时间并行
3．A.先进后出 B.寄存器 C.存储器
4．A.资源 B.数据 C.控制
5．A.优先级 B.公平 C.总线控制
6．A.刷新 B.显示 C.显示 D.图形
二．（1）证：当x≥0时,x0=0,
[x]补=0. x1x2…xn =xi2-i = x
当x＜0时,x0=1,
[x]补=1. x1x2…xn=2+x
x=1. x1x2…xn-2= -1+0. x1x2…xn= -1+xi2-i
综合上述两种情况,可得出：x= -x0 +xi2-i
（2）证：因为 x= -x0+ xi2-i ,所以
x/2= -x0/2 + (xi2-i)/2=-x0+ x0/2 + (xi2-i)/2=-x0+xi2-(i+1)
根据补码与真值的关系则有：[x/2]补= x0. x0x1x2…xn
由此可见,如果要得到[2-i x]补,只要将[x]补连同符号位右移i位即可.
三．根据给定条件,所设计的8位字长定点补码运算器如图A2.3所示.
2片74181ALU组成8位字长的通用ALU部件,以实现加、减运算和多种逻辑操作.4片74LS374组成了四个通用寄存器R0－R3,该器件输出带有三态门控制,从而使R0－R3的输出可以连接在一起组成总线ABUS.2片74LS373可用作两个8位暂存器（A和B）,以便将总线ABUS上的数据分时接收到其中以进行＋、－、×、÷及逻辑运算.由于加减法、逻辑运算与乘法或除法是互斥性的操作（进行加减和逻辑运算时不能进行乘法或除法,反之亦然）,所以暂存器A和B可以公用,即进行乘除法时输入数据可取自A和B.
部件ALU,MUL和DIV的输出需加三态输出缓冲器后才能接到总线ABUS上.其中MUL输出应为双字长,但为了保持8位字长一致,可作近似处理（截去低8位字长）.
BBUS总线的输出可以送入R0－R3任何一个通用寄存器.
BBUS


M→BBUS ALU→BBUS D→BBUS


S0 M
S1 ALU
S2 +1
S3
A B A B A B

G→A G→B
ABUS



LDR0 LDR1 LDR2 LDR3

图A2.3
四．存储器和交叉存储器连续读出m=4个字的信息总量都是
q = 64位 × 4 =256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是
t2 = mT = 4 × 200ns =800ns = 8 × 10 -7 (S)
t1 = T + (m–1)t =200ns + 3×50ns = 350ns = 3.5 × 10-7 (S)
顺序存储器带宽 W2 = q/t2 = 256 / (8×10-7 ) = 32 × 107 (位/S)
交叉存储器带宽 W1 = q/t1 = 256 / (3.5×10-7 ) = 73 × 107 (位/S)
不知道正确不正确