硬件电路的流水线设计思想到底是怎么体现的,流水线就是在延时较长的组合逻辑（一般是多级组合逻辑）中插入寄存器,将较长的组合逻辑拆分为多个较短的组合逻辑.在verilog hdl编程中是怎
来源：学生作业帮助网 编辑：六六作业网 时间：2024/12/27 01:47:14
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硬件电路的流水线设计思想到底是怎么体现的,流水线就是在延时较长的组合逻辑（一般是多级组合逻辑）中插入寄存器,将较长的组合逻辑拆分为多个较短的组合逻辑.在verilog hdl编程中是怎
硬件电路的流水线设计思想到底是怎么体现的,
流水线就是在延时较长的组合逻辑（一般是多级组合逻辑）中插入寄存器,将较长的组合逻辑拆分为多个较短的组合逻辑.在verilog hdl编程中是怎么用的啊
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流水线的基本思想就是把数据处理平均分配到一个大概相当的对等逻辑里,中间插入寄存器,
举个例子来说,计算A+B+C如果不采用流水线,先计算A+B,再计算A+B+C这样需要两个时钟能得到运算结果,当很多这样的数据需要进行这样的计算的时候需要等待2个clk才能进行下一组数据的计算!那么如果采用流水线技术,可以分为两个always块,第一个always块计算SUM1=A+B
第二个always块计算SUM=SUM1+C,由于两个always块是并行计算,当然他们在同一个always块也是一样的,为了给你清晰的理解而已.那么在开始的时候第一个时钟计算出SUM1,第二个时钟送出输出计算结果SUM的同时,下一组A,B又被送入第一个always快计算第二组的SUM1,这样可以得出一个结论,每一个时钟周期都会有一组数据得到计算输出结,果理论上!会把最高频率提高一倍.这个SUM1也就是插入的寄存器!
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